모바일AP 핵심키 2나노…삼성·TSMC·인텔, 주도권 경쟁 격화

인텔, 파워비아 2나노급 공정에 적용 예정로드맵 상으로는 가장 빨라

 

 

[뉴스토마토 오세은 기자] 삼성전자(005930), TSMC, 인텔이 2나노미터(1nm는 10억 분의 1m) 초미세공정 주도권을 두고 치열한 접전을 벌이고 있습니다. 2나노미터를 먼저 양산하면 4~5nm 반도체보다 성능이 1.7배 높은 반도체를 공급할 수 있습니다. 특히 연간 출하량이 12억대인 스마트폰에서 두뇌역할을 하는 애플리케이션 프로세서(AP)는 최선단 공정이 쓰이는데 2나노의 높은 수율로 양산에 성공하면 실적뿐 아니라 향후 고객사 확보에도 유리한 고지를 차지하게 됩니다.

 

8일 업계에 따르면 파운드리(반도체 위탁생산)에 재진출한 인텔이 최근 20A(2나노급) 공정에 적용할 차세대 기술 ‘파워비아(PowerVia)’ 개발에 성공하면서 2나노 공정에서 선두를 치고 나오는 모습입니다.

 

파워비아는 반도체를 구동하는 전력을 웨이퍼(반도체 원재료) 후면에 위치시켜 기존 웨이퍼 앞면에 배치된 신호와 전력 이동 통로를 분리, 상호 연결 병목 현상을 해결한 것이 특징입니다. 인텔은 이 기술을 2024년 상반기 양산을 목표로 하는 2나노급 공정에 적용한다는 계획입니다.

 

삼성·TSMC, 2025년 2나노 인텔은 2024년

 

 

 

(그래픽=뉴스토마토)

 

 

삼성전자와 TSMC는 2025년 2나노 양산을 목표로 하고 있습니다. 각 사의 양산 로드맵만 보면 인텔이 가장 빠릅니다. 하지만 시장에선 인텔이 7나노에서 4~5나노를 건너뛰고 3나노, 2나노에서 바로 승부수를 띄울 수 있을 지에는 회의적인 일부 회의적인 시각도 존재합니다.

 

업계 관계자는 “삼성과 TSMC도 7나노에서 5나노로 가는데 2~3년이 걸렸다”면서 “인텔이 이러한 과정 없이 7나노에서 3나노 2나노 점프에는 촘촘한 기술개발이 이뤄져야 할 것인데 쉽지는 않을 것”이라고 말했습니다. 

 

삼성전자와 TSMC는 지난해 각각 6월과 12월 3나노 양산에 들어갔습니다. 삼성전자는 오는 11일부터 16일까지 일본 교토에서 열리는 반도체학회인 VLSI 심포지엄에서 개발 중인 3나노 2세대 기술 공정을 공개할 계획인데, 사전 공개된 자료에 따르면 3나노 2세대 공정은 기존 4나노 공정과 비교해 속도는 22%, 전력 효율은 34% 높아진 것으로 나타났습니다.

 

TSMC는 최근 2나노 공정 제품의 시범생산 준비에 들어간 것으로 전해졌습니다. 자유시보 등 대만 언론에 따르면 TSMC가 최근 2나노 공정 반도체 제품의 시범 생산 준비에 착수했으며, 첨단 인공지능(AI)시스템을 사용해 반도체 생산 시 에너지 효율 개선을 가속할 것이라고 밝혔습니다.

 

 

인텔이 반도체 원재료인 웨이퍼 후면에 전력 공급기술인 파워비아를 적용한 시제품. (사진=인텔)

 

 

TSMC 독일 드레스덴 팹 건설 추진 인텔 독일 팹 2027년 가동 목표

 

3사는 신규 팹 건설에도 속도를 내고 있습니다.

 

우선 지난해 유럽연합(EU)에 반도체 연구개발 시설과 제조, 패키징 기술 등을 아우르는 가치사슬을 갖추기 위해 10년간 EU에 800억유로(약 109조원) 투자를 밝힌 인텔은, 독일 작센안할트주 마그데부르크 주도에 2개의 반도체 팹 건설 착공에 돌입, 2027년 가동을 목표로 하고 있습니다. 이곳에서 파워비아를 활용한 2나노급 반도체를 생산할 것으로 알려졌습니다.

 

TSMC도 독일 드레스덴에 공장 건설을 추진하고 있습니다. 자동차 완성업체들이 밀집해있는 독일에 인텔과 TSMC가 팹 건설 계획을 세운 것은 차량용 반도체 시장점유율 확보와도 무관치 않습니다. 미국 테일러시에 170억달러(약 22조원)를 투자해 현재 공장을 짓고 있는 삼성전자는 내년부터 테일러 공장에서 5나노 반도체를 생산할 예정입니다. 2나노는 국내 화성·기흥캠퍼스 등에서 양산할 것으로 관측됩니다.

 

아울러 2나노 공정 개발에 대한 각 사의 전략은 저마다 다릅니다. 

 

삼성전자는 3나노 1세대부터 차세대 트랜지스터 구조인 게이트올어라운드(GAA)를 채택해왔고, TSMC는 2나노부터 이를 적용할 방침입니다. 인텔도 2나노에 파워비아 및 GAA를 적용할 계획입니다.

 

GAA(Gate-All-Around)는 현재 첨단 반도체 공정에 사용되고 있는 핀펫 구조에서 한 단계 더 진화된 차세대 트랜지스터 구조입니다. 게이트가 채널의 3면을 감싸고 있는 핀펫과 달리 채널의 4개 면 모두를 감싸 전류의 흐름을 보다 세밀하게 제어할 수 있습니다. 또 게이트와 채널이 닿는 면적이 클수록 전류 흐름을 세밀하게 제어해 전력 효율성이 높아집니다. 삼성전자는 4나노 이하에서는 핀펫 구조가 전류 흐름을 정상적으로 통제하지 못한다고 보고 3나노부터 GAA를 적용하고 있습니다.

 

이미혜 수출입은행 해외경제연구소 선임연구원은 “파워비아 등의 기술 공개는 펫 겔싱어 인텔 CEO가 파운드리 재진출과 동시에 발표한 선단 로드맵에 따라 공개된 것 같다”며 “파워비아를 2나노 공정에 활용하겠다는 만큼 삼성, TSMC, 인텔의 2나노 경쟁이 격화할 것으로 보인다”고 말했습니다.

 

 

오세은 기자 [e-mail]

이 기사는 뉴스토마토 보도준칙 및 윤리강령에 따라 오승훈 산업1부장이 최종 확인·수정했습니다.