“초격차 기술로 추격 차단”…파운드리 ‘패키징’ 각축전

삼성전자, 턴키 솔루션 역량 앞세워TSMC, 인텔 유사 패키징기술 개발

[뉴스토마토 이명신 기자] 인공지능(AI) 반도체 성능 고도화로 반도체칩을 보호하고 연결하는 패키징 공정의 중요성이 커지면서, 반도체 위탁생산(파운드리) 업체들이 첨단 패키징 기술 개발에 박차를 가하고 있습니다. 패키징이 발열 제어와 전력 효율 등 칩 성능을 직접 좌우해 반도체 시장의 새 승부처로 떠올랐기 때문입니다. 이에 삼성전자(005930), 대만 TSMC, 미국 인텔 등 파운드리 기업 간 주도권 경쟁도 치열해질 전망입니다.

 

지난 2월 서울 강남구 코엑스에서 열린 세미콘 코리아 2026를 찾은 한 관람객이 반도체 웨이퍼 사진을 찍고 있다. (사진=뉴시스)

 

4일 업계에 따르면 삼성전자는 고대역폭 메모리(HBM)과 로직(연산 칩), 광 모듈을 활용하는 실리콘 포토닉스(CPO)를 하나의 패키지로 구현하는 시스템 레벨 패키지 기술인 2.xD(2.x차원) 패키징 기술을 개발 중입니다. 기존 실리콘 인터포저(기판) 기반 패키징을 패널 기반 지배선층(RDL) 인터포저를 도입하는 등 AI 데이터센터용 솔루션을 준비한다는 계획입니다.

 

이 밖에도 삼성전자는 메모리, 파운드리, 패키징을 아우르는 턴키 솔루션을 기반으로 고객사 확보에 나서고 있습니다. 이에 삼성전자는 최근 브로드컴과 2030년까지 2000억달러 규모의 업무협약(MOU)을 체결하고, 2나노 이하 첨단 파운드리 공정과 첨단 패키징 기술을 활용해 통신용 반도체 솔루션 등 브로드컴의 AI 반도체 경쟁력 강화에 기여할 계획입니다.

 

글로벌 파운드리 1위 업체 TSMC의 경우 최근 인텔의 대표 패키징 기술인 EMIB(임베디드 멀티다이 인터커넥트 브리지)와 유사한 패키징 구조 개발에 착수한 것으로 알려졌습니다. 이는 TSMC의 자체 첨단 패키징 기술인 CoWoS(칩 온 웨이퍼 온 서브스트레이트)의 공급난을 해결하고 고객사 이탈을 막기 위한 조치로 풀이됩니다.

 

대표적인 2.5D 패키징 기술인 CoWoS는 AI 가속기와 HBM을 하나의 인터포저 위에 배치한 후 패키지 기판과 결합하는 방식입니다. 반면 EMIB는 실리콘 인터포저를 패키지 전체에 깔지 않고 칩을 연결해야 하는 부분에만 소형 실리콘 브리지를 삽입하는 구조입니다. 이에 패키징 면적 감소로 소비전력을 줄이는 한편 효율을 높일 수 있습니다.

 

인텔이 최근 EMIB의 기술 완성도를 높이고 신규 고객사를 확보 중인 것으로 알려지면서 업계의 주목을 받고 있습니다. 전력 공급 개선을 위해 실리콘관통전극(TSV)을 추가한 EMIB-T의 경우, 수율이 90% 수준까지 오른 것으로 전해졌습니다.

 

여기에 CoWoS의 공급난이 극심해지면서 TSMC가 유사 기술 개발에 나선 것으로 업계는 보고 있습니다. 현재 CoWoS는 주문부터 납품까지 걸리는 기간이 최대 78주에 달하는 것으로 전해졌습니다.

 

이처럼 업계가 첨단 패키징 기술 고도화에 열을 올리는 이유는 AI 연산 능력의 향상으로 여러 개의 칩을 연결해야 하는 패키징 기술의 중요성이 커졌기 때문입니다. 업계 관계자는 “차세대 반도체의 경우 설계 단계부터 고객사와 협업하는 맞춤형 칩 제작 수요가 늘어날 것으로 보인다”면서 “전기, 발열 등 고객 수요를 충족할 수 있는 첨단 패키징 역량이 앞으로 더 중요해질 것”이라고 했습니다.

 

이명신 기자 [e-mail]

이 기사는 뉴스토마토 보도준칙 및 윤리강령에 따라 오승훈 산업1부장이 최종 확인·수정했습니다.